IBM が世界初の 0.7 ナノメートルチップを発表、爪サイズに 1000 億近いトランジスタを詰め込む
世界初の sub-1 ナノメートル論理チップ
40 年あまり、チップはトランジスタをひたすら小さくすることで進歩してきたが、そのサイズは今や原子 1 個の領域に迫っている。1 ナノメートル以下に踏み込むのはこれが初めてで、しかも IBM が採った手は縮小の継続ではなく、トランジスタを縦に積み上げることだ。
- IBM が世界初の sub-1nm チップ技術を発表。ノード名は 0.7 ナノメートル（7 オングストローム）、爪サイズに 1000 億近いトランジスタを集積し、密度は 2021 年の 2nm チップの約 2 倍。
- 核心となる革新は新トランジスタアーキテクチャ nanostack。平面サイズの縮小に頼らず、トランジスタを 3D 垂直に積層し、ずらして配置する。業界初の三次元 nanosheet アーキテクチャだ。
- 3 つの鍵となる手法：積み上げ＋ずらし、3D 順次集積、各層を異なる材料で独立最適化。
- 機能する CMOS インバータなどの実験で製造可能性を検証済み。性能 +50% または電力効率 +70% は 2nm 比の予測値で、しかも二者択一。
- 生成 AI、クラウドインフラ、次世代端末デバイスを狙う。IBM は最短 5 年で量産可能とし、ロードマップは少なくとも 10 年の微細化を見込む。
その革新を理解するには、まずこの壁の高さを見る
1 ナノメートルを越えることがマイルストーンなのは、従来路線が本当に行き詰まりかけているからだ。数十年間、チップが性能を上げる方法はずっと単純だった——トランジスタを小さくすれば、同じ 1 枚のチップにより多く詰め込め、演算力と電力効率も上がっていく。問題は、トランジスタのサイズが今や原子 1 個のオーダーに迫り、平面上でさらに縮小することが物理限界にますます近づいている点だ。この「さらに縮小」という従来路線は、もう終わりに近い。
IBM は今回、従来路線で無理に詰め込むのではなく、次元を変えた——平面で詰め込むのではなく、垂直方向に積む。下の図で 4 つのステップをクリックして、同じ面積でトランジスタ数をどう倍増させるかを見てほしい。
従来のやり方：トランジスタは同一平面に並べ、増やすにはそれぞれを小さくするしかない。だが今や「原子の壁」にぶつかり、縮小する余地はほとんど残っていない。
nanostack の第一手：積み上げ、しかもずらして並べる。元の層の上にもう一層トランジスタを積み、上下層をずらす（IBM は staggered＝ずらしチャネルと呼ぶ）。占有面積はそのままで倍の量を詰め込める。
第二手：層ごとに異なる材料を使う。上層のトランジスタは下層と違う材料を使え、それぞれ最適なものを選び、性能と消費電力を独立して最適化できる。互いに妥協しない——これは平面アーキテクチャでは不可能だ。
結果：同じ爪サイズに1000 億近いトランジスタを詰め込み、密度は 2021 年の 2nm チップの約 2 倍。
一区画の平屋を、フロアをずらして重ねた多層ビルに建て替えるようなもの——敷地（チップ面積）は変わらず、上へ積むことでより多くの住人（トランジスタ）を収め、しかも各階を必要に応じて違う間取り（異なる材料）に造れる。
では IBM はどう実現したか：nanostack の 3 つの手
トランジスタを縦に積み、しかもずらして並べる
従来のアーキテクチャでは、トランジスタはすべて 1 つの平面に詰め込まれ、増やすにはサイズを縮めるしかなかった。nanostack はトランジスタを垂直方向に 3D 積層し、上下層をstaggeredでずらして配置する。同じ占有面積でも積み上げることでより多く収められる。これは業界で知られる初の、三次元かつ nanosheet（ナノシート）ベースのトランジスタアーキテクチャだ。
ずらし配置はやみくもに積むのではない——ずらすことで上下層の接続・放熱・信号経路をより合理的に配置できる。VLSI 2026 で IBM が発表した論文は、まさに「ずらしチャネル」の SRAM セル設計についてだった。
2 枚を貼り合わせるのではなく、一層ずつ上へ「集積」する
チップを積むことで難しいのは、昔から「積む」ことではなく「いかに正確に、使える形で積むか」だ。nanostack が用いるのは 3D sequential integration（3D 順次集積）——すでに完成した下層の上に、段階的に上層トランジスタを直接集積していく。2 枚を別々に造って位置合わせして貼るのではないので、上下層は自然に整列する。
この方式は超薄誘電体ボンディング（ultra-thin dielectric bonding）を使い、実験で完全な CMOS 集積を動かし切った。出来上がったのは設計図ではなく、正常にオン・オフする機能回路だ。この一歩こそ「造れるかどうか」の急所である。
積層する各層に、それぞれ最適な材料を使う
平面アーキテクチャでは、すべてのトランジスタが同じ材料とプロセスを共用させられ、互いに妥協し合う。多層に積み上げた後は、各層が異なる材料の組み合わせを使える。上層と下層のトランジスタはそれぞれ最適な材料を選び、性能と消費電力を独立して最適化でき、足を引っ張り合わない。
これは「積み上げ」が追加で解放する自由度であり、IBM がこれを「構造＋材料の二重の革新」と定義する理由でもある——空間で積み上げた密度だけでなく、材料の層分けがもたらす性能と電力効率の余地もある。
すでに研究室で造り、動かし切った
3 つの実験はそれぞれ 1 つのことを示している：
| 検証項目 | 何を示したか |
|---|---|
| 超薄誘電体ボンディングによる CMOS 集積 | 層と層を極薄の誘電体で完全な CMOS につなげる。積層構造は本当に造れる |
| デュアルチャネルのエンジニアリング能力 | 積層構造内で上下 2 層のチャネルを同時に制御でき、多層が一緒に動くことが可能 |
| 機能する CMOS インバータ | 最も基本的な論理素子が正常にオン・オフし、しかも開閉性能が想定通り。ただ通電するだけではない |
さらに VLSI 2026 で、IBM は nanostack によって SRAM（チップ上の高速キャッシュ）を 40% 微細化できることを示した。SRAM が密になるほど同じ面積により多くのキャッシュを収められ、先進 AI ワークロードの「大量データ・高帯域がほしい」という需要にちょうど合致する。これは AI チップを直接指し示している。
これは誰の役に立つか：0.7nm で何が得られるか
このチップが狙うのは生成 AI、クラウドインフラ、そして次世代電子デバイスの演算需要だ。2nm に対し、その性能と電力効率は「二者択一」の関係にあり、使い方次第で、両方を同時に最大にはできない。下を切り替えてこのトレードオフを感じてほしい。
同じ消費電力でより速く演算する。AI でいえば、同じ 1 台のマシンで学習と推論のスループットが上がり、大規模モデルがより速く動く。
同じ性能でより省電力。AI データセンターの今日最も厳しいボトルネックの 1 つが電力と放熱であり、電力効率の向上はこの痛点を直撃する。
密度と電力効率の向上は、2 つのシーンにとって次を意味する：
密度が約 2 倍ということは、同じ面積に 2 倍近い演算力を詰め込めるか、逆に同じ演算力で消費電力を大幅に下げられることを意味する。AI の学習・推論のコストと放熱は今や主に消費電力で頭打ちになっており、電力効率側の向上が最も価値がある。
同じバッテリーとサイズで、スマホ・PC・エッジデバイスがより強力なローカル AI モデルを動かせるか、あるいは駆動時間をより長くできる。
主要データ
以下はメーカーの予測またはロードマップで、実測ではない：
| 数値 | 意味 |
|---|---|
| +50% | 性能向上（2nm 比、予測、電力効率と二者択一） |
| +70% | 電力効率向上（2nm 比、予測、性能と二者択一） |
| 最短 5 年 | IBM が示した量産時期（ロードマップ） |
| 10 年以上 | プロセスのロードマップで微細化を続けられる期間 |
IBM のプロセス開発の歩み
開発はニューヨーク州 Albany の半導体研究センターで行われ、まもなく ASML の High NA EUV 露光装置を導入する。協力企業には Lam Research、東京エレクトロン、SCREEN が含まれる。
私たちは単に小さなトランジスタを造っているのではない。チップの造り方そのものを再発明しているのだ。 Jay Gambetta、IBM リサーチ ディレクター（IBM プレスリリース、2026-06-25）